2017/08/01 掌握Fan-out扇出先进封装新发展新挑战就看这篇

扇出晶圆级封装市场正在逐渐升温。举例来说，在高端技术市场，几个封装厂正在开发可以达成、甚至打破难以突破的1μm line/space障碍，并迈入新里程碑的新扇出封装技术。但这项技术同时也面临一些挑战，因为它可能需要成本更高昂的加工流程且有如光刻设备等的特殊设备需求。目前业界正在开发各种类型、具有不同规格和流量的扇出封装体。一个常见的规格是RDL重新布线层中的line and space特征。 RDL由形成在管芯上的一个或多个层组成，其中包含从一个位置重新分布到管芯焊盘的铜金属连接线或迹线。线和空间是指金属迹线的宽度和它们之间的空间。

Fig. 1:Redistribution layers. Source: Lam Research

随着更复杂的芯片被集成到一个扇出封装体中，它可能需要更多的层与更细的线和空间。例如，今天的扇出封装范围从5μm的线和空间（5-5μm）及以上，往2-2μm发展。在研发方面，有些公司正在开展1-1μm及以下的高端扇出技术，其中包括能够支持高带宽内存（HBM）的封装。针对网络/服务器应用，2-2μm的扇出预期将在不久的未来出现，而1-1μm则可能会在2020年左右出现。

分析师表示，包含Amkor、日月光ASE、台积电TSMC在内的某些公司正在开发1-1μm左右或以下的扇形封装技术。 Yole Développement的分析师Jérôme Azémar表示：“目前几个厂商在此lines and spaces条件下的扇出技术都还处于研发阶段。截至目前为止，roadmap的主要目标是在标准RDL流程的2-2μm。但是通过使用晶圆代工后段制程BEOL作为补充步骤，将有机会可以更进一步下降到1-1μm。“

Azémar所指的是一个用于封装厂和晶圆代工后段制程BEOL Fab的加工步骤。但是扇出加工流程中最大的差异是可能是用于对封装中的RDL迹线电路、通孔和其他结构进行图案化的光刻设备。对于1-1μm及其以下的扇出技术，供货商必须切换波长并转移到i-line或365nm光刻工具，而这可能会增加成本和复杂性。

考虑到这些问题，成本敏感的封装厂将面临一些艰难的决定。首先，2-2μm及以下的扇出仅限于高端客户群。因为5-5μm及以上就已经能符合大多数应用的需求，所以并不是所有的客户都会需要这种等级的扇出封装。

因此，在回收尚不明确的情况下，封装厂是否做出发展扇出技术所需的投资，还是他们持保留态度将重心放在比较主流的技术呢?封装厂从几个不同层面权衡他们的选项。在关键设备方面，他们正在仔细观察光刻选项。对于封装来说，主流的光刻工具是光罩对准机和步进器。也有一些供货商正在开发新的光刻工具，包括雷射烧蚀，以及使用多个光束的直接成像或无掩模光刻系统。另一种值得观察的技术是自适应图案。

封装趋势

一个IC封装体中会结合了各种将一个结构与另一个结构连接在一个封装内的互连方案。目前主要的连结接合技术有wire bond焊线键合、flip-chip覆晶、WLP晶圆级封装和TSV硅通孔。

焊线wire bond是使用微细的电线将一个结构接合到另一个结构。而在flip-chip覆晶技术中，则是在表面构成微小的凸块或铜柱以提供封装中的电连接。

在高端市场部分，目前业界仍继续使用TSV技术来拓展2.5D / 3D芯片，无论这些TSV是通过芯片还是单独的中介层interposer。中介层interposer结合了微小的迹线，将电路接合到die上。

Fig. 2: 2.5Dwith TSVs and high-bandwidth memory. Source: Samsung

Global Foundries，是其中一个可以在0.8-0.8μm节点实现2.5D+中介层设计的厂商。 Global Foundries封装事业副总裁David McCann表示：“2.5D中介层内插器需要精细的线路和空间(lines and spaces)来实现大规模并行的接口，例如处理器之间用于网络链接和图形以及高带宽内存等。”

2.5D在诸如FPGA、图形芯片和网络等其他高端应用中已可见发展动能。但interposer的成本和其他因素却阻碍2.5D成为更主流的技术。抱持着能找到一个低成本的解决方案的希望，业界正在开发一类新的高端扇出封装技术。供货商继续为传统的中阶市场开发出扇出产品。因为扇出不需要an interposer，所以它的成本比2.5D便宜。

“我们看到关于服务器应用的洽询度有增多的趋势。市场上对将扇出技术使用在服务器应用的兴趣也在增加，“日月光ASE工程部高级主管John Hunt说。 “客户希望我们能够在扇出封装中做高带宽内存HBM。主要的原因有两个：首先，interposer的成本很高。其次，您可以通过扇出实现更好的电气性能。但在这同时，您需要精细的几何来做到这一点。要将所有4,000个I / O配置到HBM上，特别是当您将多个 HBM 连接到 GPU 时，就需要非常精细的线路。”

为此，业界希望超越 2-2μm节点技术。Hunt 说：”我们希望至少降至 1μm节点。那可能足够应付未来2~3年的市场需求，而在这之后的任何状况都只能靠猜想了。”

降至 2-2μm 或是以下提供了不少好处。”您将能减少 RDL 的数量，或是享有高密度的互连。」 ASM PacificTechnology 高级技术顾问 John Lau 说，”当然，这主要是针对超级计算机、服务器、电信和网络等高端产品而言。”

如果业界能够成功开发高端扇出技术，那么将可与2.5D进行竞争。然而一般来说，市场应该还有空间能让2.5D和高端扇出技术并存。

扇出本身是一种WLP技术，主要涉及在IC集成电路还在晶圆上的同时将其进行封装。在扇出技术中，单个die将被嵌入环氧树脂材料中。这些互连在封装中被扇出，实现了更多的I / O。

扇出技术主要可以分作三种类型：先晶元/面向下方（chip-first/face-down）、 先晶元/面向上方（chip-first/face-up）和后晶元（chip-last，有时候也被称为 RDL first）。

Fig. 3: Chipfirst vs. chip last. Source: TechSearch International.

第一波推出的扇出封装出现在2009年，被称为嵌入式晶圆级球栅数组（eWLB）。目前eWLB封装的范围从500到1,000个I / O不等，并在10-10μm及以下节点使用一层或两层的RDL。

Fig. 4:Evolution of eWLB. Source: STATS ChipPAC

继去年，苹果公司在iPhone 7上使用扇出技术后，这项技术同时达到了一个里程碑。传统上，苹果和其他智能手机OEM厂商通常在应用处理器使用层迭封装封装PoP技术。 PoP可靠且便宜，但它厚达0.5mm至0.4mm的厚度就限制了它的应用。

台积电为苹果制造了供iPhone 7使用的A10应用处理器。基于16nm finFET制程，苹果的A10被安置在台积电的InFO集成扇出封装中。据Tech Insights表示，A10封装厚度范围为0.33mm至0.23mm。消息指出它使用了三层分别为5-5μm、10-10μm和10-10μm的RDL。

今天，扇出的最佳甜蜜点是5-5μm节点及以上。 STATS ChipPAC产品技术营销总监Seung Wook Yoon表示：“对于移动或射频产品，10μm线和空间就已足够。但对于应用处理器，您可能需要7-7μm，最小可能到5-5μm。”

然而，在研发方面，业界正在开发2-2μm及以下的高密度扇出或相关封装。以去年为例，ASE推出了一种名为“Fan Out Chip onSubstrate”（FOCoS）的技术。主要针对伺务器领域，FOCoS的第一个客户在同一个封装中并入了16nm和28nm的单芯片。

Fig. 5: ASE’s FOCoS package. Source:TechSearch International

FOCoS是一个基于扇出composite die技术的混合型解决方案。“你在表面上布满凸块，然后我们将其视为一个单独的die，并将其倒装在BGA基板上，“ASE的Hunt说。 “基本的重点是，它消除了对interposer 的需求，在电性表现上也比interposer 更好。”该封装有四层2-2.5μm的金属层，而ASE正致力于开发更新的技术。 “我们已经有能力试产出1.5-1.5μm的规格。”他说。

下一步是往1-1μm甚至1-1μm以下，这将是一项挑战。显然，客户希望能有以合理价格满足或超过2.5D性能的高端扇出封装。 “封装尺寸也是一个挑战，因为目前显示的舒适区仍然相当有限，”Yole的Azémar说。 “总体来说，在这种高连接密度和封装尺寸的前提下，扇出式是否可以在可靠性和成本方面成功，清况还不是很明朗。我们应该可以在未来一两年内知道答案。“

可以肯定的是，与目前的流程相比，1-1μm及1-1μm以下的扇出技术将需要不同的制程和设备，特别是在开发RDL方面。

制作RDL有数种方式，最常见且成本最低的方法是基于聚合物的一种加工流程。被称为镶嵌加工damascene process的另一种方法，则是将铜迹线沉积在RDL中。

Fig. 6: A commonRDL flow. Source: Chipbond

“如果你达到2-2μm，就可能需要一种铜镶嵌或类似的加工流程。即使是使用TSV 2.5D interposer，也需要一道为1μmline/space 进行铜镶嵌的加工手续。这是与目前晶圆级加工流程不同的方法。“STATS ChipPAC的Yoon说。

最大且最关键的变化与光刻相关。 “光刻工具需要进行升级以满足需求，” Yoon说。 “目前，我们使用stepper，这是一个高带宽的来源。而当你往2-2μm以下，更细lines 及 spaces发展时 ，你需要i-line技术。“

光刻技术同时也需要新的材料。“我们还必须使用不同等级的光刻胶来制造精细的线宽间距，”他指出。 “所以，这个加工程序需要不同的光刻工具、检测工具以及不同的光刻胶材料。我也预期RDL结构将采取镶嵌技术。"

什么是光刻技术？

光刻技术是在结构上形成微小特征的制程，在晶圆厂和封装厂都有可能被采用。在晶圆厂，这些工具在奈米级尺寸上处理特征。与此同时，在封装厂部分，光刻和其他工具被用于处理凸块、铜柱、RDL和TSV。这些结构以微米级别测量。

Fig. 7: Fan-outequipment and materials forecast. Source: Yole Developpement

在封装方面，有四种主要的光刻设备类型：光罩对准机、投影（步进steppers/扫描仪scanners、直接成像和雷射烧蚀。光罩对准机和步进器是最常见的工具，而其他技术对传统系统构成威胁。

光罩对准机已被业界使用多年，是最便宜的工具。 EV Group和Suss是光罩对准业务的主要厂商。

在光罩对准机中，芯片移往该工具中。接着，一个具有设定图案的光罩会被插入系统。mask与芯片对准，然后用光曝光，以1:1的比例在表面上形成图案。

尽管3-3μm在技术上也是可行的，光罩对准机主要被用于处理5-5μm及其以上节点的特征。 EV Group业务发展总监Thomas Uhrmann表示：“现在大多数厂商的技术在12-12μm或7-7μm，并往5-5μm迈进。如果你考虑嵌入式晶圆级球门阵列eWLB，你可以用光罩对准机完成很多事。”

对准机虽然有一些限制，但它们是极具成本效益的解决方案。 “如果要在5-5μm或小于5-5μm的线和空间投入生产，光罩对准机仍然是完美可行的，成本也落在优越的区间，”Uhrmann说。

然而，对于处理更细的lines 及spaces，封装厂会使用步进器。 Ultratech是光刻封装业务的领导供应厂商，销售1X步进器和其他设备。其他步进器供货商还包括Canon、Nikon、ORC、SMEE、Rudolph和Ushio等。最近Kulicke＆Soffa则是透过收购光刻封装新创公司Liteq跨入了这个领域。

stepper将特征的图像从mask转移到晶圆的一小部分上，并且一再重复该加工流程，直到加工完成整个晶圆。某些系统以1：1或1X的比例处理特征。而还原步进机reduction stepper可以以2X，4X或5X的比例进行特征成像。

步进器使用不同的曝光波长来对图像进行图案化。在主流应用部分，封装商通常采用结合了如g、h和i等多种不同波长的传统stepper，一般来说，这种宽带技术通常用于2-2μm或2-2μm以上的图样成型。

Ultratech光刻产品副总裁兼总经理Rezwan Lateef说：“对于大于2μm的应用，通常使用g（436nm）h(405nm)和i(365nm）三种波长，而它们通常由宽带光谱汞灯产生。”

在2-2μm以下的技术，步进器需要不同的配置。 “对于1μm和更小的特征，i-line（365nm）仅用于支持处理如此精细的分辨率，”Lateef说。

Ultratech和其他厂商在同一工具中采用多种波长。“您可以通过使用in-line滤波器将”ghi“波长系统调整为”只有i“的模式。这使得用户得以灵活的开发不同搭配，以无缝、自动化的方式选用最合适的波长。”他说。 “所以您可以使用”ghi“波长并过滤掉”gh“。这种提供可选波长的功能增加了光刻系统的复杂性，但也为用户提供了更多弹性。”

然而，并非所有的“ghi”工具都是一样的。分析师表示，虽然某些工具能够处理精细的线条和空间加工，但也有一些工具很难处理低于5-5μm的加工流程。

还好我们还有其他的选项。对于2-2μm及以上，许多封装厂使用“纯”i-line的步进器 - 它们不附带“gh”技术。一些i-line步进机是目标锁定1.5-1.5-μm及以下的2X还原系统。

有一些 i-line 工具已经能处理 0.8-0.8μm的 interposer。Global Foundries的 McCann表示：”在这个尺度范围内，in-line是最完美的光刻工具”

不论采用的步进器属于哪种类型，封装流程都存在着几个挑战。例如，“纯”i-line工具被用于晶圆厂处理非关键层。在晶圆厂中，这些工具可以处理平面晶圆上的特征。

然而，在扇出技术方面又是另一回事。“它们通常是有很多翘曲的重构晶圆reconstituted wafers。确保维持合适的焦点深度（depth-of-focus）是必需的。“Ultratech的Lateef说。

此外，在扇出制程中，dies 会被嵌入环氧树脂模塑料中。这些dies放置位置的准确度至关重要。但有时候，die 会在处理过程中移动位置，导致称为die shift的不理想状况。这导致扇出制程需要更好的对准技术配合光刻工具来补偿 die shift。

Rudolph Technologies光刻系统集团副总裁兼总经理Rich Rogoff说：“先进封装中较小尺寸的主要问题因晶圆或面板而异。对于晶圆和面板，基板的平面化都是为了处理更高的NA所产生的较小的焦点深度，这是其中的关键挑战之一。此外，更严格的配准要求意味着需要改进对准和stage阶段系统。“

在一个可能的解决方案中，Deca Technologies开发了一种称为“自适应图案化”的技术。该技术正在为即将推出的扇出线实施。 “扇出式封装中的挑战之一是IC在复原芯片内的移动。在采用面罩的常规扇形封装工艺中，这种错位可能导致缺乏与焊盘的互连，显然导致故障单元“，Deca散热封装专家销售和营销副总裁Garry Pycroft说。

“自适应图案化处理包括一个检查步骤，以确定重构的芯片内半导体的位移，然后调整随后的加工步骤来处理该偏移，由此导致更高程度的互连。当您开始使用高级设计规则和multi-die封装时，对自适应处理的需求将变得更加迫切。” Pycroft表示。

成本无庸置疑，也是一个需要列入考虑的因素。 “纯”i-line进机的价格高于传统的“ghi”光线系统。因此，封装厂需要考虑所有权成本是否符合效益。如果高端扇出市场成真，投资i-line工具就有意义。然而，市场无法起飞或产品无法符合预期是可能的风险。

其他选项

除了stepper，市场上还有其他选项。举例来说，Orbotech和Screen SemiconductorSolutions正在开发中，有点像是直写或无光罩光刻的直接成像系统。

Screen，也被称为 Dainippon Screen，该系统主要将目标锁定面板级的 fan-out 市场。同时，Orbotech 的技术也被应用在PCB 产业。该技术同时也被用于封装体中的 IC 基板。

Orbotech 的雷射直接成像技术使用了多个光束直接在表面打印特征，精度为 8-8μm，并且正计划推进到 5-5μm 和 2-2μm。Orbotech 的产业营销总监 Shavi Spinzi 指出：”在先进封装领域，stepper可以完成的很多事情都可以使用直接成像更有效率地完成。”

直接成像有一些优势。”通常来说，这是一个多光束系统，用来达成所需的troughput吞吐量。”Spinzi 说，”你不需要为分步投影曝光机stepper或对准仪aligner采用光罩/掩模mask，而可以直接使用雷射来蚀刻你需要的图案。也因为不需要mask，所以你可以测量 die 的位置，也可以同步计算你需要绘制的线的精确位置。”

另一家供货商 Suss 正在开发另一种被称为准分子雷射烧蚀（excimer laser ablation）的技术，使用了 248nm 和 308nm 波长的雷射烧蚀工具，并可以在 5-5μm 到 2-2μm 节点实现特征。雷射烧蚀可以用于多种封装应用，例如沟槽和通孔等。

雷射烧蚀是一种干式蚀刻制程，主要透过破坏表面的分子结构，直接蚀刻想要的电路图案。

分析师表示，雷射烧蚀有发展前景，但目前这项技术还不够成熟，尚需要更进一步的研发投入。与此同时，直接成像的可能扩展幅度也还是很不清楚。

显然，i-line 是有效的，但成本是一大关键。总而言之，封装厂必须找到一种解决方案，否则它们就可能错过搭上这班高端扇出技术发展的列车。